高速先生（shēng）成（chéng）員-- 黃剛

這到底是在描述一種什麽樣的設計場景呢？其實是我們在高速設計中一個很典型的case。一般來說，芯片到芯片的高速鏈路中間（jiān）都會有AC耦合電容，作用（yòng）說了（le）500多次了（le），這裏就不重複了哈。由於AC耦合電容一般會放在靠近接（jiē）收端，剛好在這個區域會和（hé）另外一個方向來的高速信號進行匯集，所以（yǐ）我們經常會看到下麵這樣的電容和高速（sù）走線交（jiāo）匯的設計。

今天要分析的就是（shì）它！AC耦合電容在表層，然後高速走線在L3層，中間L2層（céng）是地平麵的這種（zhǒng）情況。那就回到了題目（mù）和摘要說的問（wèn）題了，根據電磁（cí）場理論，電容在表層，走（zǒu）線在L3層，如果中間的L2層是個完整的參考平麵的話（huà），表層（céng）的電容及走線和L3層的走線之間是不存在串（chuàn）擾的（de），因為電磁場沒有交集。

但是凡事都不能往理想的情況去想。理論肯定是對的嘛，關鍵重點是要L2層是個“完整”的參考平麵，什麽是完整（zhěng）呢？就像上麵那個電容的3D模型圖，L2層的平麵就是完整了啊，所以電容和走線就是沒串擾啊！但是串擾是沒了，隻不過讓電容鏈路（lù）的信號質量承擔了所有（yǒu）。

我們知道，電容結構本身的焊盤比較寬，那（nà）麽阻抗如果參考L2層那麽（me）近的話，阻抗肯定是低的，就像上麵這個模型一樣，如果隻參考L2層地平麵的話，阻抗隻有60歐姆左右。對，你沒聽錯（cuò），100歐姆的差分（fèn），電容位置的阻抗隻有60歐姆（mǔ）！

那當然不行啊！這樣反（fǎn）射很大，信號質量估計差到沒邊啦！所以（yǐ）我們（men）針對電容結構去優（yōu）化的最佳（jiā）方案就是挖空電容下麵的參考（kǎo）層，例如通過仿（fǎng）真給出以（yǐ）下的一個反焊盤挖空方案，這樣的話，電容結構的阻抗就能做到（dào）90歐姆（mǔ）以上了！

完美！電容結（jié）構本身的信號質量優化得杠（gàng）杠的了（le）！但是問題不（bú）就來了嘛，L2層由於挖空了地平麵（miàn），變成了不完整的平麵了，這樣的話表（biǎo）層的電容和L3層的走線就不是之（zhī）前的沒串擾的狀態（tài）了哦。從下圖可以發現，表層（céng）的電容和L3層的走線就會通過L2層的（de）這個挖空的區域產生電磁場的交集，也（yě）就（jiù）是會有串擾產生了！

但是，在設計（jì）中，這是個電容放置的（de）密集區域，可能會有幾十對高（gāo）速鏈路，也就是並排放著幾十對電容（róng），L3層的高速線能挪開的空間肯定也不大。那我們前期去評估（gū）這種挖空case下電（diàn）容和高速走線間的串擾量級就（jiù）非常的有（yǒu）意義了，可以指導我們（men）走線到（dào）底拉開多少距離能滿足串擾的要求。

以（yǐ）下動圖是走線在垂直方向上從近到遠（yuǎn）拉開距離的設計過程：

那我們同步也去掃描仿真的結果，從0mil（也就是（shì）貼著（zhe）反焊盤（pán）邊緣）到拉開10mil垂直距離，串擾的（de）變化如下所（suǒ）示：

可以看到，要是走（zǒu）線貼著（zhe）反焊盤邊緣時，對於25Gbps的高速信號，串（chuàn）擾隻有33dB，比較不理想。然後每拉開多2mil，串擾大（dà）概能（néng）改善5dB，是一個很（hěn）不錯改善幅度。

這裏其實有2個問題是值得關注的，從信（xìn）號質量的角度看，肯定就是拉開的距離越遠，串擾的改善越明顯，但是到底有（yǒu）沒有那麽多垂直空間給你拉開，這個要根據這個項目（mù）的空間密度來權衡了。另（lìng）外一個方麵，可能大家不一定想到，那就是加工層偏的影響。一般的板（bǎn）廠（chǎng）加工的層偏誤差（chà）都會有（yǒu）4mil以上，尤其是高多層的情況下，這個值會更大（dà）。結合到我們今天講（jiǎng）的這個case，有可能你在設計中（zhōng）是拉開了4mil的距離，但是加工層偏（piān）又會導致你回到（dào）0mil的串擾狀態。更極限的是，如果本身設（shè）計就是貼著反焊（hàn）盤，也就是（shì）0mil的設計，那加工出來可能變成了-4mil，也就是走線之間到了反焊盤區（qū）域裏麵了，這樣串擾就更恐怖了。So。。。我們千萬不要忽視加工誤差的影響，選擇一個好的板廠，能（néng）給大家承諾最小的（de）層偏（piān）誤（wù）差，這樣也能給大家的設計留出更多的裕量的哦！