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信號完整性仿真 > PCB板雙麵布局的DDR表底走(zǒu)線居然不一樣,這麽低級的(de)錯誤都沒看(kàn)出來?

PCB板雙麵布(bù)局的DDR表底(dǐ)走線居然不一樣,這麽低級的錯誤都沒看出來?

發(fā)布時間:2025-11-20 10:21:52

連不做仿真的硬件工程師都知道,正反貼布(bù)局的DDR結構最主要就是對稱,表底層扇出的走線長(zhǎng)度肯定(dìng)要一樣長才好,你們自己做了仿真,反而說不一樣長會更(gèng)好?!!

高速先生成員-- 黃剛

最近Chris都在出差,在各地的研討會上與眾多的硬件工程師交流,發現現在硬件(jiàn)工程師除了對前端(duān)的硬件原理(lǐ)很了解之外,也慢慢的對PCB設計有了很深的認知。在某一(yī)次交談(tán)中,Chris給他們去分(fèn)享DDR的仿真設計這個話(huà)題(tí),發現(xiàn)他們也(yě)有了很(hěn)多優化的想法。例如這篇文章(zhāng)的例子(zǐ),是一個比較複雜的1拖多的DDR4拓(tuò)撲,然後雙方就圍繞著這個case展開了激烈但是很禮貌的討論。。。

 

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像上圖這個1拖多的fly-by+T的混合拓撲,Chris和大(dà)家分享這(zhè)個拓撲有哪些點比較(jiào)影響DDR顆粒的信號質量,沒想到這家客戶還是比較(jiào)懂的,一語中的就指出了最大的優化方向,那就(jiù)是從主(zhǔ)幹道(dào)到顆粒的這段分支要越短越(yuè)好,也(yě)就是下圖所示(shì)的這幾段走線。

 

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這個客戶還是(shì)比較的愛學習,除了硬件本身的知識外,還花很多時間去(qù)了解PCB設計的知識,也看了很多主(zhǔ)流芯(xīn)片的PCB設計指導書,對DDR設計(jì)包括高速設計有比較深的認識。的確,對於上麵這個DDR的混合拓撲而言,分支長度越短越好,而且還越對稱越好。

 

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從一些理論的仿(fǎng)真(zhēn)結果來看,這個分支(也叫stub)越長,對顆粒,尤其是靠近芯片(piàn)的第一組顆粒的信號質量影響越大。

 

 

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這個客戶越講越興奮,還順手拿出(chū)了我們SI團隊今年幫他(tā)做過仿真的DDR4設計來調侃。這是一款客戶自己設計,然後(hòu)我們去做仿真幫他(tā)們驗證信號質量的case

這是一(yī)個19DDR4負載,表層5個顆粒,底層(céng)4個顆粒(lì)的(de)fly-by+T的混合拓撲。

 

 

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客戶首先根據他們看到過的設計指導書先(xiān)做了初始版本的設計給我們仿真,我們SI團隊就先對這個(gè)版本(běn)進行仿真,然後仿真發現拓撲中有優化的地方就把(bǎ)優化意見給到客戶(hù),客戶進行修改(gǎi)後(hòu),再把新版本給我們進行仿真迭代。所以通過這個流程,大家就能知(zhī)道,如果設計是客戶自己做,我們去做仿真的(de)話,我們的工(gōng)作量其實會(huì)大一點,因(yīn)為涉及到可能雙方的多次迭代過程。

 

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這個客戶自己(jǐ)也有一些優化的想法,所以前麵的一些走(zǒu)線長度和阻抗的優化調整意見給到他們的(de)時候,他們也能夠接受(shòu),並且表示讚同。當我們提出最後一項優化(huà)方案後,他們就表示出了深深的不太理解了。

這一條意見(jiàn)就是讓(ràng)表底層的走(zǒu)線特意做成不一樣長。這是1拖(tuō)9的地址控製信號,由於(yú)地址控製信(xìn)號的數量比較多,需(xū)要分為34層才能(néng)走完(wán),板(bǎn)子是3mm厚,一共是22層設計。其中有若幹根地址控(kòng)製信號(hào)的主幹道,客戶走到了第20層。下圖是客戶(hù)本身的(de)設計(jì),如(rú)下所(suǒ)示:

 

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客戶設計的版(bǎn)本已經考(kǎo)慮到了表底層這段分支的影響,把這段表底層走線盡量做短,而(ér)且還嚴格(gé)的(de)對稱,stub線長做到了才77mil,表底層長度也一樣。

 

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客(kè)戶覺得這個設(shè)計是很不錯的,所以(yǐ)他們沒法理解,我(wǒ)們SI團隊仿真驗(yàn)證完後,居然做成了不等長的設計。表層的走線保持77mil不變,但是把底(dǐ)層的走線做成了139mil。不僅stub變長了(le),而且還不對稱!客戶越說越激動,感覺真的很難接受。

 

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Chris看(kàn)到這個例子,瞬間就明白緣由了。按(àn)照目前很多地址控製信號線主幹道走到(dào)了1820層(céng)的這(zhè)個原始版本,我們SI團隊進行了全通道的(de)仿真,發(fā)現信號質量的確不怎麽樣,如下所示:

 

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如果能把這把(bǎ)地址控製(zhì)信號走線保持表底層都是77mil不變,然後挪到靠中間層(céng)去走(zǒu)主幹道,例如挪到L7L9L14層這幾層中(zhōng)間層去走的話,效果會怎麽樣呢(ne)?雖然在這(zhè)個項目中,中間層需要走其他高速信(xìn)號,沒法真(zhēn)正實現DDR的地址控製信號走到這些層去,但是我們先在仿真上看看效果是可以操作的哈。

 

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沒錯,這個就是跟客戶的理論預期是一樣的,信號質量就(jiù)比較完(wán)美了,如下所(suǒ)示:

 

 

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客戶看(kàn)到這裏之後,其實也開始有點懵了,為什麽我的表(biǎo)底層分(fèn)支長度都是77mil,隻是主幹道(dào)放到了不同(tóng)的層去走,信號質量影響就那麽大了?

 

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最後在Chris耐心地給(gěi)他們講(jiǎng)述下當中的差異和更深層次的原理,並給出在原始版本基礎中加長底層走線後的仿真結果後,對比發現,原始版本在底層加長走線的(de)case雖然看起來(lái)達(dá)不到直接放在中間層的效果好,但是也比原始不加長的設計要有一定的(de)改善了。客戶最終信服了,覺得理論終歸是理論,還是(shì)要(yào)結(jié)合到設計本身的情況來應(yīng)用才是王道啊!

 

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