高速先生成員--薑傑

高（gāo）速先生前不久一篇關於AC電容的文（wén）章《明（míng）知故問？？高速AC耦合電容挨得很近，串擾（rǎo）會不會很大……》，引（yǐn）起了不少粉絲（sī）的討（tǎo）論，最近有熱心讀者發來這樣一張圖，詢問這種節省空（kōng）間的打孔方（fāng）式是（shì）否可行（háng）？

熟悉電源去耦電容設計的朋友，一定看出來了這種扇出方式的靈感（gǎn）來源：對於BGA布局（jú）相反麵的去耦小電容，經常采用這種過孔朝向管腳（jiǎo）焊盤內部的（de）方（fāng）式，一來電容布局在BGA管腳正（zhèng）下方，節省（shěng）了布局空間（畢竟，這（zhè）個位置，不放去（qù）耦電容，別（bié）的器件也不敢（gǎn）亂放）；二來，電容盡量靠近了用電管腳，電源、地管腳可以就近連接相應的過孔，減小了回流路徑，可謂一舉兩（liǎng）得。

細一琢磨，又覺（jiào）得哪裏不對勁，當（dāng）設計對象（xiàng）由電源去耦電（diàn）容，變成高速信（xìn）號的AC電容（róng），這種方法是否同樣適用？

感覺歸感覺，高（gāo）速先生還是習慣（guàn）用數據說話，建個模型仿真摸摸底。如果方法可行，當然（rán）皆大歡喜，如果不行，也能搞清楚原因。

這種AC電容扇出方（fāng）式節省空間的（de）關鍵，在於過孔打在電容的管腳焊盤之間，3D建模如下（xià）。

為了大（dà）家能看的更清楚，隱藏電容後（hòu）的俯視圖如下（下文簡稱via-in）：

對（duì）於速率25Gbps，差分（fèn）走線特征阻（zǔ）抗100歐的信號，該模型仿真結果的阻抗低點僅為81.49歐姆，顯然不太美麗。

保持其它條件不變，調整扇出過孔的位置：將打在電容管腳焊盤之間的過孔移到電容外部（下文簡稱via-out）。

阻抗仿真結（jié）果如下，最低值大幅提（tí）升至（zhì）94歐！

細心的網友會問了，為啥過孔打在電容焊盤外部的（de）阻抗曲線會出現兩個低點？對照模型就能看出，圖中的兩個阻抗低點，一個對應（yīng）過孔，一個對應AC電容，雖然這兩處都（dōu）有做反焊（hàn）盤優化，畢竟離100歐（ōu）的目標還差那麽一些。

對比via-in和via-out兩種方式阻抗連續性的（de）另外（wài）一個指標—回（huí）波損耗，可以看出同樣的趨（qū）勢，via-in的回損（sǔn）明顯比via-out的差。

為什（shí）麽via-in的阻抗跌的這麽厲害呢？正常情況下（via-out），信號從電容的（de）管腳1進入（rù）後，經過電容本體，從管腳2離開，最後進入（rù）換（huàn）層過孔。

至於via-in的信（xìn）號流向分析，熟悉高速先生文章的朋友一定會記得，之前我們介紹過從場的角（jiǎo）度看問題。高速先生這裏先賣個關子，咱們答題區見……