高速先生成員--黃剛

做（zuò）多了高速信號鏈路的設計和仿真後（hòu），不管協議的林林總總，從結構上分，無非就是兩類：要麽就是純板內的高（gāo）速信號，例如板內的芯片到芯（xīn）片的高速鏈路；要麽就跨板信號，也就是收發芯片在兩（liǎng）個不同的PCB板上，高（gāo）速（sù）信號需要跨板連（lián）接。又或許是同一個高速協議的信號，也可能一塊PCB板走完和分兩塊不同的板去走。

例如大家比較（jiào）熟悉的PCIE5.0信號，總的損耗要求（qiú）是36dB。我們看到的大多數的應用場（chǎng）景都是主板+金手指卡的係統，協（xié）議對這兩部分的損（sǔn）耗也有明確的要求，所以從這個（gè）角度來（lái）說，這種跨板的鏈路，損（sǔn）耗是很好分的。

插入損耗可以通過兩（liǎng）個（gè）板子單獨來量化，那回波損耗呢？同樣也能單獨（dú）每塊板子來定義嗎？還是以（yǐ）上（shàng）麵的PCIE協（xié）議來舉例，一般來（lái）說協議會定義通道的回波損耗大概會在8到10dB的（de）樣子。按照插入損耗的邏輯，是不是就意味著如果主板和金手指板卡兩塊板（bǎn）的回波損耗都做到10dB之後，合起來使用的通道回波（bō）損耗也一定能在10dB呢？

又到了舉（jǔ）個栗子的時候了！我們首先營造出兩個具（jù）有一定值回波損耗的PCB板，就叫它PCB板1和PCB板2吧（ba）。

Case1：PCB板1和（hé）PCB板（bǎn）2都（dōu）有一個110歐姆的突變點。

兩塊板的阻抗曲線如下，鏈路（lù）中間均有一個110歐姆左右的阻抗突變點，如下所示（shì）：

這時候兩塊板子單獨的回波損耗均為（wéi）：17dB@25GHz。

那麽如果把這兩個板子級（jí）聯在（zài）一起，從全鏈（liàn）路的阻抗（kàng）曲線（xiàn）看，就是（shì）有兩個（gè）110歐姆的阻抗突變（biàn）點了：

那麽大家猜猜這個級聯之後的鏈（liàn）路回波損耗還（hái）會是17dB嗎？

噔的一聲，結果出來了（le），上述兩個17dB的板子級聯（lián）的話，回波損耗居然隻有11dB！！！

那大家可（kě）能（néng）忍不住又要問了，你（nǐ）這個是因為兩塊板子都各有（yǒu）一（yī）個（gè）110歐姆的阻抗高點，兩（liǎng）個突變點都是大於（yú）100歐姆的同方向突變點，如果是（shì）一（yī）塊板110歐姆突變點，另外（wài）一塊（kuài）板90歐（ōu）姆突變（biàn）點的話，會不會有一種互（hù）相補充的效果呢（ne）？可能就立馬會好了哦！

所以（yǐ）case2的示意圖就像下（xià）麵這樣了（le）：

從TDR阻（zǔ）抗來看，兩塊板（bǎn）子的阻抗曲線如下：板子1-110歐姆，板子2-90歐姆（mǔ）。

從（cóng）單獨每塊板子的回波損耗結果看是這樣的：板子1-17dB，板子2-16dB。

又是驗證大家想法的時候了，一個110歐姆，一個90歐姆的反（fǎn）向阻抗突變點，兩塊板子級聯後的回波（bō）損耗到（dào）底會（huì）不（bú）會變好呢？首先（xiān）我們還是來看看級聯後的全鏈路阻抗，能夠清楚的看到這兩（liǎng）個突變點。

回波（bō）損耗到底怎麽樣呢（ne）？時間關係（xì）不賣關（guān）子了，直接看下圖！

額（é），感覺比兩個同向的110歐姆阻抗（kàng）突變點級聯還差？？？從驗證結果上看起來至少不比它好。

行吧行吧，簡（jiǎn）單總結下哈。遇到這種兩（liǎng）塊以上板子去配合使用的場景，插入損（sǔn）耗或許可以直接相加得到總數，但是回波損耗（hào）是萬萬（wàn）不能的。那麽對設計和仿真端的朋友有什（shí）麽啟發呢？首先當然就是鏈路的阻抗優化和（hé）匹配很重（chóng）要，然後就（jiù）是對於回波損耗指標的分配（pèi），絕對不能以開頭（tóu）所說的那樣，總的回波（bō）損耗（hào）要求做到（dào）15dB，那我們分到每塊板隻要都做到（dào）15dB就夠了，這種思想很危險，而且是錯誤的哈（hā）！另外再深入一下，如果我們隻做這個係統裏麵（miàn）的一塊板子，哪怕是別人告訴你，他做的（de）另外一塊板子回波損耗（hào）能做到（dào）15dB，你（nǐ）也不要掉以輕心，最好你還是把你自己（jǐ）這塊板子（zǐ）的指標嚴格要求到20dB以下（xià），這樣和別人的板子配合起來可能總鏈路的回波損（sǔn）耗才做到15dB哦，是不（bú）是頓（dùn）時就感覺壓力很大呢，就好像下圖這個情況一樣被動了（le）。

問題：如果是你們的產品，隻是係統裏麵的其中一塊板子，那麽插入損耗和回波損耗怎麽去定呢？高速先生（shēng）想聽聽（tīng）大家不同的處理方案！