高速先生成員--王樂（lè）

上周我收到了客戶的這樣一個日常問候（hòu），瞬間就（jiù）倍感親切，是不是屏幕（mù）前的你也（yě）有這種疑問，那既然來都來了，咱們就一起嘮嘮大家都不陌生的LPDDR5。

要是說當代人的審美大多都是病態似地追求“白幼瘦”，那大（dà）家看看這真真正正的“白骨精”是不是大家都喜歡的（de）“大美女（nǚ）”；      

在DDR內（nèi）存圈，審美簡直一模一樣——就向往“夠瘦（小體積）、夠省（低功耗）、夠（gòu）高（高帶寬）”。而LP係列，就是DDR圈“白幼瘦（shòu）”代表（biǎo），憑一己之力，讓移動設備的性能和續航不再相悖。

LPDDR5（Low Power Double Data Rate 5），就是“第五代低功耗雙倍數據速率內存”，我相信八十老（lǎo）太也能從百度上搜到這個結果hhh，那AI時代，當然要借助下AI的力量，用AI的話來總結LPDDR5：“JEDEC專門給移動設（shè）備量身定製的“內（nèi）存天花板””。

畢竟手機（jī）、平板（bǎn）不能像台式機那樣，隻追求性能不在乎（hū）體積，畢竟誰也不想背個大鐵塊出門。hhh一不小心就暴露小編年齡了，新生代的後生們（men）肯（kěn）定就沒（méi）經曆過背貼磚出門的年代…

LPDDR 係列內存來時的路，看看你和它一起共度過哪些時（shí）光吧hhh：

僅從字麵來說，LPDDR5與DDR5的（de）顯著差異核心在於“LP”（低功耗），而LPDDR5與LPDDR4的（de）顯著差異（yì）核（hé）心在（zài）於後麵的（de）數字。

LPDDR5是DDR5的移動定製精簡版（bǎn）， LPDDR5實現“低功耗優先（xiān），兼顧帶寬”；DDR5則（zé）以“性能優（yōu）先，兼顧功耗”為核心，無（wú）絕（jué）對優劣之分，而LPDDR5是 LPDDR4基礎（chǔ）上進一步提升， Bank Group架構、速率帶寬提升、功耗進一步（bù）升級等 。  

那這些優勢來源（yuán）於哪裏？其實主要是以下三點 ：

1. 多Bank Group 並行架構（gòu）,打破帶寬瓶頸

• LPDDR4/X：僅支持Single Bank Group，16個Bank共享單通道，數據需排隊傳輸，帶寬瓶頸明顯，無（wú）法實現並行（háng）數據處理。

• LPDDR5：支持2/4個獨立Bank Group，每組8/4個Bank，采用多車道並行傳輸模式，帶寬利用率大幅提升（shēng）；

這就（jiù）好比原本擁擠的單（dān）車道，升級成了並（bìng）行的多車道，車流（數據）的通行效率自然大幅提升，帶寬利用率得到了質的飛躍。

2. 三分離時鍾設計，突破速率上限

LPDDR5 直接拋棄（qì）了 “單一時鍾同步所有信號” 的架構，新增了獨立的WCK（Write Clock，寫時鍾），實現了三層時鍾分離：

關鍵創（chuàng）新點就在於WCK 與 CK 的分頻比（CKR）

LPDDR5 支持兩種分頻模式，這也是我們看到LPDDR5速率（lǜ）提升大的根本原（yuán）因：

• CKR=2:1（低速率模式）：WCK 頻率 = 2 × CK 頻率（≤3200Mbps 時使用）

• CKR=4:1（高（gāo）速率（lǜ）模式）：WCK 頻率 = 4 × CK 頻率（>3200Mbps 時使用，記住這一點，以後可不許再給我開（kāi）篇那（nà）麽親切的問（wèn）候了；

3. 動態調壓設計，實現極致功耗管控

• LPDDR4X：固定電壓方案，核心電壓（yā）1.1V，I/O電壓（yā）0.6V，無動態調節功（gōng）能，功耗控製較為單一。

• LPDDR5：采用三組電壓+動態調節（jiē）方案，根據負載實時調整電（diàn）壓，大幅（fú）降（jiàng）低無效功耗。

上（shàng）麵三點（diǎn）就是lpddr5的優勢所在，這時候，我聰明、多金、帥氣/漂亮客戶的腦（nǎo）瓜（guā）子一下就亮（liàng）了， PCB板上基本都是點對點拓（tuò）撲結構圖，既然是點對點的拓撲，我是不是（shì）可（kě）以省下這筆（bǐ）仿（fǎng）真（zhēn）的費用呢？？？

我思索了下，確實在理，點對點的拓撲確實沒啥可以仿（fǎng）真的，但是不要被表象（xiàng）所欺騙（piàn）哦！！pcb板（bǎn）級看起來是（shì）點對點的拓撲結構，結合封裝參數後可能就（jiù）不是點對點了哦，如下圖所示，板級的單點拓撲結合pkg後（hòu）卻是一拖（tuō）8！！！

這（zhè）個時候你還敢不仿真嗎？

再說LPDDR5麵臨（lín）的挑戰遠不止於此（cǐ）：

LPDDR5的數據速率可達6400Mbps甚至8533Mbps+，此時微小的不連續（過孔、封裝走線、連接器、阻抗加工誤差）都會導致顯著的信號反射、插損、回（huí）損（sǔn）超（chāo）標。隻有全鏈（liàn）路仿真才能驗證（zhèng）整個通道的是否滿（mǎn）足標準。

即使點對點，當速率較高（gāo）時，前（qián）一個bit的殘留會影響後一個bit，也（yě）就是常說的碼間幹擾，針對這一部分，我們就需要用PRBS隨機碼流做眼圖仿真，判斷是否需要開啟DFE功能（néng）。

人與人之間（jiān）需要保證舒適的社交距離避免交往太過密（mì）切而產生矛盾，信號也一樣，

線（xiàn）與線之間的近端/遠（yuǎn）端串擾必須通過仿真分析。同（tóng）時，大量I/O同（tóng）時翻（fān）轉產生（shēng）的SSN會通過電源/地平麵耦合到信號上，這需要電源完整性（PI）與（yǔ）信號完整性（SI）協同（tóng）仿真。

LPDDR5還是有可以省下仿真（zhēn）費用的情況（kuàng）的，高（gāo）速（sù）先生還是讚成大家該省省該花花hhh，畢竟當前大環境不（bú）是很可觀，錢還是要花在刀刃上。

<=3.2Gbps，且PCB設計極其保守（全參考（kǎo）平麵、無（wú）跨（kuà）分割、長度匹配嚴格、串擾控製良好），拓撲本身簡單，或許可以依靠詳細的（de）設計規則檢查和資深經驗跳過仿真。

>3.2Gbps，尤其進入6.4Gbps+，風險較大盡（jìn）量仿真，避免（miǎn）因小失大。

LPDDR5通常用於手機、平板、車載、筆記本等無插槽（cáo）、緊耦合的場（chǎng）景，物理（lǐ）上無（wú）法通過更換內存條來調試。芯片都（dōu）焊死在板上，一旦信號質量問題導致係統不穩定，整（zhěng）個產品就麵臨（lín）改版，代價巨大。