高（gāo）速先生成員--薑傑（jié）

信號回溝，即波形邊緣（yuán）的非單調性，是時鍾（zhōng）的大忌（jì），尤其是出現在信號的門限電平範圍內（nèi）時，由於容易導致誤觸發，更是凶險無比。所以當客戶測試發現時鍾信號回溝，抱著一心改板（bǎn）的沉痛（tòng）心情找到（dào）高速先生（shēng）時，高速先生絲毫不敢大意，一番分析確認之（zhī）後，給出的答（dá）複卻讓客戶喜出望外：測試點的時鍾回溝是（shì）真實存在的（de），但是芯片得到的時鍾信（xìn）號質量卻沒有問題，簡而言（yán）之，單板的（de）時鍾（zhōng）信號沒問題，可以放心（xīn）使用。

其實，高速先生剛（gāng）拿到單板時心裏也沒底，因為時鍾信號頻率並不算低，有400MHz，而且針（zhēn）對（duì）5路（lù）時鍾信號的（de）設計查（chá）板也並未發現異常。

仿（fǎng）真初始階段，為了確認模型的準確性（xìng），首先對客戶提供的測試點上的波形進行了（le）仿真擬合，以C0通道時鍾為例，仿真波形的回溝如約而至，與測試波形的延時、回溝的位置（zhì）基本一致，說明仿真建模沒有問（wèn）題，看到這（zhè）樣的結果，客戶的心開始下沉：回溝得到了仿真驗（yàn）證，這回沒得救了。

高速先生感覺（jiào）可以再搶救一把，因為最關鍵的芯片DIE上的時鍾波形（xíng）還沒看到，還有（yǒu）一線生機。懷著（zhe）忐忑的心情，高速先生（shēng）按下了“Simulation”鍵，隨著DIE上（shàng）的波形在屏幕上漸次展開，高速先生鬆了口氣，芯片上的（de）時鍾回溝神奇的消失了！

看（kàn）到這樣的結果，客戶既喜且疑，喜的是芯片上的（de）時（shí）鍾（zhōng）信號正常，疑的是測（cè）試點明明（míng）就（jiù）在芯片背麵的過孔處，為何測試得到的（de）時鍾波形會與芯片DIE上的天差地別？

測試最尷尬的莫過於“所測非（fēi）所得”，出現這種情況，很多時候與測試點的位置選擇有關，比如本案例：看起來芯片背麵的過孔似乎距離芯片最近，最能反（fǎn）映（yìng）芯片接收（shōu）信號的真實情況，其實不然，我們最終需要關注的是芯片DIE上的信號，而芯片（piàn）的DIE與PIN之間還隔著千山萬（wàn）水——芯片內部封裝布線，尤其是封裝較大的（de）BGA芯片，封裝布線（xiàn）的影響更加明顯，這也是很多（duō）芯片會提供封（fēng）裝補（bǔ）償（Pin-delay）的原因。

現在再來解（jiě）釋芯片背麵測試點的波形為何與DIE上的情況相差甚遠，信號的拓撲圖可以讓我們一目了然。

答案就是：實際測試點與芯片DIE之間的走線（本案例中，主要是指封（fēng）裝布線）上的反射，導致了該點的（de）時鍾信號回（huí）溝，在DIE上的理想測試點的波（bō）形則不存在這個問（wèn）題。而客戶提供FPGA相應的時鍾信號（hào）Pin-delay數據與PIN-DIE之間的（de）仿真延時基本吻合，也從側麵印證了封裝布線的影響（xiǎng）。對比其它四路時鍾，情況也基本類似。

通過後期與客戶的溝通確認，單板在最終的功能調試中也並未出現問題，喜大普奔。