做DDR的調試無非以下三（sān）種結果：調試fail、調試pass和調試很久才pass。你可能永遠（yuǎn）也想象不到PCB工程師花幾天設計出來的DDR模塊（kuài）在加工出來後調試（shì）就多久才pass，一天？一周？一個月？甚至……

高速先生近幾年來在DDR設計仿真取得了長足的進步，這要得益（yì）於AI（人工智能）的熱潮，作（zuò）為該領域的核心產品，AI算力卡成為近（jìn）年來各大通訊公司和芯片公司爭相研發的產品。而其中DDR模塊則是AI算力（lì）卡裏最核心的模塊，支撐著算力卡大容量、快速的運算能力。

高速先生在和（hé）各大公司合作的情況（kuàng）下，也有機會接（jiē）觸到了形（xíng）形色色的AI算力卡，它裏（lǐ）麵的DDR模塊雖然實現的功能類似（sì），但是具體的結構（gòu）卻有著很多的變化。例如容量的不一樣導致顆粒數量的不同；板子（zǐ）的大小不一樣導致采用的拓撲不同；PCB層數的不（bú）一樣導致DDR模塊的（de）布局和密度也不相同；有的由於功（gōng）耗電流大小不一樣導致DDR走線參考層也不相同，有的需要參考電源（yuán）層，有的需要相鄰層走線；當然還有的就是需要跑到的目標速（sù）率不（bú）同（tóng），我們在設計上的設計裕量也會有所（suǒ）差異等等。因（yīn）此對於我們高速先（xiān）生來說，每一塊算力（lì）卡的DDR設計都是不同的，當然設計加工出來之後（hòu），我（wǒ）們和客戶配（pèi）合著去調試的難度也是不一樣的。這一塊高速先生在近幾年的研討會上（shàng）也和大家分享過一些經（jīng）典的案例，讓（ràng）大家對DDR的設計和調試難度都有了新的（de）認識，AI產品的一（yī）些特點關於它的設（shè）計使得比以往任何產品的DDR難度都要大一點，當然我們也就會有很多（duō）測試和仿真的案例了。這裏關於DDR調試的案例，我們再給大家分享一個從fail到pass的經曆哈。

在一個安靜祥和（hé）的午後，高速先生剛剛還略帶點（diǎn）午睡的困意開始下午的（de）工作，就突然收到了（le）客（kè）戶一份很“提神（shén）”的郵件，讓大家立馬精神了起（qǐ）來。

原來（lái）是客戶（hù）在我們公（gōng）司設計加工的一款主力的AI算（suàn）力（lì）卡出（chū）現了調試fail的問題，客戶本身（shēn）是一（yī）家很（hěn）有（yǒu）研發能力而且很嚴謹的公司，它們對硬件原理和調試都是具有豐富的經驗，然而這款產品的DDR模塊他們調試了幾周都依然沒（méi）辦法成功。由（yóu）於是我司（sī）PCB工程師設計（jì）的板子，因此高速先生肯定是臨危受命，去負責介（jiè）入到他們的調試中去。

高速先生打開PCB文件，看到了FPGA和C1這個DDR通道的連接（jiē），這個通（tōng）道是由9個DDR顆粒組成，也就是我們所說的1拖9的DDR拓撲。由於（yú）板子的密度（dù）很大，因此隻能采取正反貼的形式進行布局布線，如下（xià）圖所示。

由於FPGA芯片是有關於DDR的設計指導（dǎo）文（wén）檔，我司的PCB工程師和客戶（hù）在投（tóu）板前也反複確認（rèn）了該DDR模塊的設計是完全按照文（wén）檔上麵每一條細致的指導去布（bù）線的。例如下圖的L0，L1，L2等每段（duàn）長度（dù）文檔上都是有要求。

客戶就（jiù）是因（yīn）為（wéi）覺得都按照了上麵的設計（jì）指導進行布局（jú）布線，認為設計其實是達到了要求，因（yīn）此才堅持著花費了近一個月的時間進（jìn）行調試，希（xī）望（wàng）能從調試中去解決問題。高速先生（shēng）介入後，發（fā）現客戶的調試其實已經做了很多內容，包括驅動內阻的變化，ODT電阻的變化，電（diàn）源電壓（yā）的（de）微調，VTT電阻的改變，飛線等等，但是仍然無法達到額定的2400Mbps的速率。由於這個項目當時是（shì）沒有（yǒu）進行過我們高速先生仿真的，因此（cǐ）我們首先建議做一個debug形式的仿真，也就是在基於調試（shì）結（jié）果的仿真，看看仿（fǎng）真的測試的擬合度到底高不高，從中找出問題。

由於我們對xilinx的FPGA仿真模型和DDR顆粒的仿真模型都比較有信心，之前也做過很多仿真測（cè）試的對比，發（fā）現仿（fǎng）真和測試波形的擬合度（dù）是比較高的，再（zài）加上（shàng）高（gāo）速先生看到這個拓撲還是（shì）非常的複雜，因此有信心在客戶調試的配置參數下得出一個“差”的仿真（zhēn）結果（guǒ）！你沒聽錯，我們這種debug的仿（fǎng）真就是希望得到一個差的仿真結果，這樣才能和（hé）實際上調（diào）試fail的情況吻合（hé）上。

果然，高速先（xiān）生希望的事情發生了，我們對地址控製信號進行仿真的時候，發現（xiàn）了（le）距離FPGA最近的DDR顆粒的信號質量是不滿足要求的，為什麽要看距離主芯片最近的顆粒，這個（gè）高速先生已經說過很多次了哈，這裏就不再（zài）重複了。

同樣（yàng），根據客戶調試的情況，我們在仿真中選擇不同的驅動內阻和VTT電阻（zǔ）的阻值，的確也和調試的情況類似，都不能得到一個很好的信號質量。到這裏，我（wǒ）們開了一個好頭，至少能在仿真中（zhōng）得到了和測試結（jié）果相對（duì）應的（de）結論。

但是高速先生在仿（fǎng）真中還能做些什麽呢？我們雖然通過（guò）仿真找到了差的波形（xíng），但是這對於調試卻起不（bú）了太多指導的作用。因此我們繼續去通過仿真模型來看看，到底會不會還有什麽驅動（dòng）的配置我們可以嚐（cháng）試過。我們打開FPGA的（de）ibs模型，看到可選擇的以下驅動配置中，其實我們和（hé）客戶隻用到了（le）左邊的這種配置，上麵有40到60歐姆內（nèi）阻的選擇，我們（men）仿真和（hé）客戶調試都試過了（le），沒有明顯的改善。

但是我們驚訝的（de）發（fā）現，原（yuán）來模型上還有綠色的兩列基本和（hé）之前紅色列的配置幾乎一樣的驅動內阻可以選擇，但是唯一不同的是F，M和S的區別，因此高（gāo）速先生再花點時間去掃描一下同樣是40歐姆驅動（dòng）內阻的情況下，F，M和S下麵這三種buffer到底會不會有（yǒu）差異呢？

結果讓高（gāo）速先生感到驚訝的同時又感到興奮，原來（lái）在FAST，MEDIUM和SLOW模式下，對（duì）於同一個驅動內阻的波形（xíng）是有著明顯的差異。我們看到MEDIUM和SLOW模式下，信號（hào）的上升沿slew會變緩，這樣反而避免了部分的反射，使得信號的ringback減小，眼高的裕量變高。

關於上升沿與信號質量的介紹，高速（sù）先生隊長還親自上場錄（lù）製了通俗易懂的視頻，可以關注下。

根據上麵的掃描結果，我們選用MEDIUM的模式進行（háng）全通道的仿真，看看和之前fast模式的結果相（xiàng）比到底有（yǒu）沒有改善。

結果給高速先生帶來了喜悅，我們用MEDIUM模式去仿真的（de）結果能夠得到明（míng）顯的（de）改善，同樣的顆粒信號質量變得可以接受了。

高速先生從FPGA模型的選擇上解決了（le）問題，選取上升沿slew比較緩的驅動反而能夠獲得比較好的信號質量。

到這裏，我們就（jiù）隻（zhī）剩（shèng）下最後（hòu）一個問（wèn）題了，那就是（shì）到底我們能不能讓客戶在調試的參數配置中選擇MEDIUM的模式呢？客戶把他們調試的軟件界麵發過來給我們，我（wǒ）們從下拉菜單中看到了（le）的確有（yǒu）這種模式可以選擇，然後就讓客（kè）戶從默認的FAST模式自動換成MEDIUM的模式，看看效果有什麽改善。

在大概等待了一天之後，客戶的一封報喜的郵件讓我們大家（jiā）都輕鬆了下來，客戶調試了一個月之後，終於（yú）通過這個手動調試的buffer切換快速解決了問題。